台積電與 ASML 正在為下一代大型 AI 晶片準備新的製造規格：把 High NA EUV 所使用的光罩由 6 吋升級至 12 吋。雙方規劃在 2031 年建立試驗線，並於 2033 年讓 12 吋 High NA EUV 系統支援先進製程量產，讓更精細的電路製造技術也能跟上 AI 運算晶片持續放大的腳步。
光罩變大，解決的是 AI 晶片的版圖問題
光罩是晶片製造中的精密模板，微影設備會把上面的電路圖案投射到矽晶圓。High NA EUV 擁有更高解析度，適合製作更細緻的線路；不過現階段使用的 6 吋光罩，讓單次曝光的可用範圍較小，面對面積愈來愈大的運算晶片時，需要以拼接方式完成圖案。
Reuters 報導，現行 EUV 設備可處理約 800 平方毫米的晶片，NVIDIA、Google 等業者的資料中心晶片已接近這個尺度。將光罩升級到 12 吋後，High NA EUV 可以把高解析度微影能力帶到更大的晶片版圖，是未來 AI 加速器設計的重要基礎。
台積電先在 2030 年導入 High NA EUV
台積電預計從 2030 年起，於先進節點的大量製造中導入 ASML 的 High NA EUV。12 吋光罩計畫則是下一階段：2026 年先由台積電、ASML 與生態系夥伴共同啟動標準與技術準備，2031 年設立試驗線，2033 年把完整系統推向先進節點量產。
這種分階段導入方式，讓晶圓廠可以先使用 High NA EUV 的精細製程能力，同時由光罩、檢測、材料與設備供應商合作完成更大規格的製造平台。對先進製程而言，真正關鍵的是整個供應鏈能否一起就緒，而不是單一設備率先完成。
更高產能與更少拼接流程
台積電與 ASML 表示，12 吋光罩可提升晶圓廠生產效率、降低製造成本，並移除曝光拼接的限制。當大型晶片能在更完整的曝光範圍內完成圖案轉移，製程安排會更直接，也讓未來高密度運算晶片更容易採用 High NA EUV。
ASML 技術長 Marco Pieters 向 Reuters 表示，完成產業轉換後，相關系統的生產力可提升約 40%。這項設備效率提升，正是 ASML 與台積電從現在開始投入 12 吋光罩生態系的主要理由之一。
AI 需求改變先進製程的優先順序
台積電指出，AI 應用帶來更複雜的電晶體架構，隨著製程節點持續推進，需要 High NA EUV 的製程層數也會增加。過去先進微影技術常被用來追求更小、更省電的晶片，現在還必須同時服務單顆面積極大的 AI 運算核心。
這讓光罩尺寸成為產品規格的一部分。對設計 GPU、AI 加速器與大型資料中心晶片的公司來說，未來能否在單顆晶片中整合更多運算單元、記憶體介面與高速連線，將更直接地受惠於製造端的曝光範圍與解析度。
主要晶片廠都在布局 High NA EUV
High NA EUV 已進入各家晶片廠的不同導入階段。Reuters 指出，Intel 已在部分產品使用這類設備；Samsung 計畫於 2028 年在 DRAM 大量製造中導入，SK hynix 也正評估參與 12 吋光罩合作。邏輯晶片與記憶體雖然採用時程不同，但對更細微製程與更高產能的需求方向一致。
當主要晶圓廠、光罩廠與設備供應商採用相同規格，整個產業才有足夠規模推進材料、檢測與製程開發。這也是 12 吋光罩倡議的價值：它不是某一家公司的獨家技術，而是為 2030 年代先進晶片建立共同的製造底座。
2030 年代的 AI 晶片，從光罩規格開始
目前 AI 產業談的是 GPU 供給、資料中心與先進封裝；再往前一步，單顆晶片的面積、密度與製造效率，同樣決定了 AI 算力能以什麼速度擴張。台積電與 ASML 推動 12 吋光罩，正是把這個瓶頸提前放進下一代先進製程規劃。
接下來可觀察的節點包括台積電 2030 年的 High NA EUV 導入、2031 年試驗線進度，以及新光罩在缺陷控制與檢測技術上的成熟度。這些工程成果，將決定大型 AI 晶片如何跨進下一個製造世代。
來源
本文根據 ASML 與台積電聯合新聞稿、台積電官方新聞稿及 Reuters 報導整理。
