問題 5 / 5

想要持續關注這項關鍵技術的發展，未來幾年我們可以留意哪些指標或關鍵動態？

Q: 為什麼晶片面積太大型時需要「光罩拼接」？這個動作會帶來哪些隱形的製造難題？

在現行微影曝光技術下，光罩尺寸若小於晶片設計面積，設備就必須像貼壁紙一樣，把電路圖案分多次「拼」在矽晶圓上。這種曝光拼接（Stitching）最棘手之處在於接縫處的精準度控制。當先進製程進入埃米等級，哪怕只有微小的對位誤差，都可能造成電路斷路或訊號延遲，進而降低晶片良率。此外，多次曝光會拉長生產時間，並增加設備磨損與生產成本。因此，將光罩升級到 12 吋，就像從「拼貼畫」變成「一次印好大海報」，能從根本上移除接縫瑕疵風險，讓大型 AI 晶片的生產更順暢且穩定。

Q: 只是把光罩尺寸從 6 吋放大到 12 吋，為什麼會需要整整 7 年時間來準備？難點究竟在哪裡？

放大光罩絕非只是「把玻璃板變大」那麼簡單，它牽動的是整條半導體製造供應鏈的重新設計。難點主要集中在以下幾個面向：材料與物理極限：12 吋大尺寸石英玻璃在極紫外光照射下，要保持絕對平整且不發生極微小的熱變形，技術門檻極高。週邊設備全數更換：現有的光罩盒、自動傳輸系統（AMHS）到光罩瑕疵檢測儀通通無法相容，必須全部重新研發。防塵與瑕疵控制：光罩面積變大，掉落微粒落塵的機率也大幅增加，防護技術必須同步升級。這項龐大工程需要設備商、材料廠與晶圓廠攜手建立新標準，因此需要數年時間進行反覆驗證。

Q: 12 吋光罩要到 2033 年才量產，這會不會讓這幾年的 AI 算力擴張面臨瓶頸？

大家不需要太過擔心算力會因此停滯。在 12 吋光罩普及之前，晶片大廠主要透過小晶片（Chiplet）設計與先進封裝技術來突破單顆晶片的面積限制。簡單來說，就是把多顆較小的晶片拼接在同一塊矽中介層上，達到類似單一超大晶片的算力表現。不過，先進封裝也有其傳輸延遲與封裝成本的上限。2030 年前的「先進封裝」與 2033 年後的「大光罩直印」其實是相輔相成的兩把金鑰。在過渡期間，晶片廠依然能靠封裝技術推進 AI 效能，而 12 吋光罩則是在為 2030 年代更高密度的算力需求預先鋪路。

Q: 常聽到的「Chiplet 小晶片拼裝」跟這項「12 吋光罩大晶片」技術，兩者有什麼本質上的不同？

這兩種技術方向代表了半導體追求「更大運算版圖」的雙軌策略。Chiplet 小晶片就像是「樂高積木」，將不同功能（如運算核心、高頻寬記憶體）分開製造，最後再利用先進封裝黏合在一起，優點是彈性高且能避開單一超大晶片良率過低的問題。而12 吋光罩則是追求「一體成型」，直接在一顆晶片上印出更大的完整電路。一體成型的晶片在訊號傳輸速度、延遲控制與能耗表現上，永遠優於多顆拼裝的晶片。未來最理想的狀態，是在 12 吋光罩印出的超大主晶片上，再結合 Chiplet 封裝，將單一 AI 系統的算力推向全新極限。

Q: 想要持續關注這項關鍵技術的發展，未來幾年我們可以留意哪些指標或關鍵動態？

關心科技與產業趨勢的讀者，可以在接下來幾年觀察以下三個關鍵轉折點：2026 年生態系規格確立：留意光罩基板材料廠與檢測設備廠是否陸續發表 12 吋光罩相容規格。2030 年 High NA EUV 首波量產：觀察首批採用 High NA EUV 6 吋光罩製造的先進晶片良率與產能狀況。2031 年試驗線與記憶體巨頭動向：關注三星、SK 海力士等記憶體大廠是否加速跟進 12 吋光罩聯盟，這將直接影響未來高頻寬記憶體（HBM）的升級速度。這些節點能幫我們提早判斷下一代 AI 硬體算力的升級節奏。

AI 根據文章內容回答

關心科技與產業趨勢的讀者，可以在接下來幾年觀察以下三個關鍵轉折點：

2026 年生態系規格確立：留意光罩基板材料廠與檢測設備廠是否陸續發表 12 吋光罩相容規格。
2030 年 High NA EUV 首波量產：觀察首批採用 High NA EUV 6 吋光罩製造的先進晶片良率與產能狀況。
2031 年試驗線與記憶體巨頭動向：關注三星、SK 海力士等記憶體大廠是否加速跟進 12 吋光罩聯盟，這將直接影響未來高頻寬記憶體（HBM）的升級速度。

這些節點能幫我們提早判斷下一代 AI 硬體算力的升級節奏。

其他問題

Q1 為什麼晶片面積太大型時需要「光罩拼接」？這個動作會帶來哪些隱形的製造難題？ Q2 只是把光罩尺寸從 6 吋放大到 12 吋，為什麼會需要整整 7 年時間來準備？難點究竟在哪裡？ Q3 12 吋光罩要到 2033 年才量產，這會不會讓這幾年的 AI 算力擴張面臨瓶頸？ Q4 常聽到的「Chiplet 小晶片拼裝」跟這項「12 吋光罩大晶片」技術，兩者有什麼本質上的不同？